(KykyryzzZ @ Mar 16 2006, 10:07)

Где-то вычитал: писать нужно на том языке, на котором пишет наиболее близко расположенный к вам гуру ХДЛ

Да, я уже много раз писал об этом, что вся фирма должна писать на том языке, на котором пишет ее лучший программист. И это не мода, а возможность пользоваться лучшими на фирме библиотеками и образцами проектов.

Что касается HDL-языков по сравнению со схемами:
1. Позволяют делать параметризованные проекты. Не блоки, а именно проекты. Т.е. если Debug=Y, то одни блоки, шины, лог анализаторы и тд, а если Debug=N, то часть начинки, которая используется только для отладки - удаляется.
2. Из HDL легко сконвертить блок-схему алгоритма и наоборот. Например, используя HDL-дизайнер от Ментора. Сразу можно посмотреть и оценить именно то, что сделано.
3. Легче писать комментарии.
4. Легче копировать куски. Меньше возни с графикой.
5. Но кому-то легче воспринимать картинку, чем текст.

Теперь VHDL и Verilog:
1. VHDL - приходится больше колотить букв
2. VHDL - более строгий для компиляторов и симуляторов. С Verilogом неоднократно было так, что компиляторы все пропускали, а потом только при синтезе находились ошибки.

Про AHDL:
От него все равно придется уходить на больших проектах, поскольку:
1. все корки написаны на HDL и разбираться с ними все равно придется
2. при симуляции нельзя пользоваться файлами для данных, нет возможности пользоваться Taskами.
Если кому-то оажется полезной статья о переходе с AHDL на VHDL - можно взять у меня на сайте.

Удачи!